Evaluación de arquitecturas integradas en procesadores

Abstract

En el ámbito de la concurrencia de grano fino han sido identificados diferentes factores limitantes del paralelismo que las arquitecturas integradas en procesadores más recientes intentan eludir,En el presente trabajo se parte de la hipótesis de que el propio repertorio de instrucciones tiene un impacto decisivo en este sentido. La demostración se ha realizado utilizando una cuantificación del grado de paralelismo basada en el grafo de dependiencias de datos que es novedosa a la vez que independiente de la implantación física.Se ha realizado una validación de esta técnica , compárandola con medidas basadas en tiempo que son más tradicionales y aceptadas y se ha construido un simulador basado en traza parametrizable adecuado al caso. Como resultado se concluye que efectivamente los accesos a operandos implícitos derivados de la arquitectura del repertorio de instrucciones y más concretamente , los derivados del registro de estado, afectan negativamente al grado de concurrencia habiéndose determinado una posible mejora para el banco de pruebas utilizado en torno al 10% si se elude esta circunstancia.