Integración de planificación temporal y asignación de recursos hardware en síntesis de alto nivel

Abstract

El objetivo fundamental de este proyecto investigador es el desarrollo de una metodología para la integración de dos de las tareas fundamentales en síntesis de alto nivel: la planificación temporal de operaciones y la asignación de recursos hardware. Este trabajo esta enmarcado dentro de un proyecto mas amplio, denominado Fidias, que tiene como finalidad el desarrollo de un entorno completo de diseño automático de circuitos integrados. El método de planificación y asignación que se presenta, parte de un grafo de flujo de datos sin planificar (traducción directa de la descripción algorítmica del circuito a diseñar), una biblioteca real de módulos hardware, el tiempo de ciclo decidido por un modulo de control del diseño y las restricciones de área y tiempo dadas por el usuario. A partir de estas entradas, se realiza una asignación simultanea de operaciones a etapas de control y a unidades funcionales, con el objetivo de encontrar una o varias soluciones de bajo coste de área, para un numero de etapas de control fijo impuesto por la restricción temporal. En la metodología propuesta se realiza una exploración guiada del espacio de diseño, cuyas principales decisiones se basan en el análisis global de la estructura del grafo de flujo de datos y las características de la biblioteca de módulos y en la estimación de costes de los diseños parciales.