Asignación testable de hardware en síntesis de alto nivel

Resumen

En el presente trabajo proponemos un método para la síntesis de alto nivel de rutas de datos que sean fácilmente testables, que incluye el análisis y mejora de la testabilidad de las rutas de datos durante la etapa de asignación de hardware. La consideración de los requisitos que la metodología de auto-test impone a la ruta de datos desde las etapas tempranas del diseño, cuando no esta determinada la estructura rtl del mismo, y la alta integración entre la construcción de los circuitos para el auto-test y el asic favorecen que se obtengan diseños fácilmente testables, para los que el área total (del circuito y de test) sea mínima. Además, se consigue que el uso de metodologías de auto-test tenga un impacto pequeño en el tiempo de diseño, permitiendo al usuario de la herramienta de san disfrutar de las ventajas del auto-test. Las principales aportaciones del trabajo son dos. La primera es un modelo de testabilidad de la ruta de datos basado en las características del proceso de auto-test, debido a lo cual la estimación de testabilidad es un fiel reflejo de la facilidad del proceso de test. Esta estimación es adaptada a su uso durante la asignación, aprovechando toda la información disponible en una herramienta de san. La segunda aportación es un conjunto de heurísticas que guían la exploración del espacio de diseño durante la asignación, permitiendo ahorrar tiempo de búsqueda de las mejores soluciones. Las heurísticas usan la estimación del incremento de testabilidad asociado a cada alternativa de implementación junto con su incremento de área para comparar las distintas alternativas de implementación y poder elegir en primer lugar las que conducen a soluciones con mejores valores de testabilidad y área. Comprobamos que la exploración conduce primero a los diseños mejores y que dentro de estos, obtiene en primer lugar los de menor tiempo de test y después los de menor área. Finalmente proponemos una nueva estimación de