Renombre de registros especulativo

Resumen

La ejecución de instrucciones fuera de orden aumenta el rendimiento de los procesadores de altas prestaciones pero también complica la gestión del Banco de Registros Físico (Physical Register File, PRF), La técnica del renombre de registros solventa los riesgos asociados a este agresivo modelo de ejecución y permite soportar especulación de control e interrupciones precisas. Sin embargo, el renombre convencional no hace un uso eficiente de los registros físicos ya que, durante gran parte del tiempo, éstos contienen valores que no van a ser leídos. En consecuencia, los procesadores requieren más registros de los estrictamente necesarios para almacenar los valores que van a ser leídos en el futuro. Este sobredimensionamiento del PRF puede aumentar su tiempo de acceso a dos ciclos, o limitar la frecuencia del procesador, con el consiguiente efecto negativo en el rendimiento del procesador. Además, cada vez son necesarios bancos de registros con más entradas para aprovechar el paralelismo a nivel de instrucción. En los modernos procesadores Simultaneous Multithreading (SMT) este requerimiento se ve agravado por la necesidad de almacenar los valores generados por varios hilos de ejecución. El principal objetivo de esta Tesis es proponer nuevas estrategias de renombre de registros que mejoren la gestión del PRF y así aumentar su rendimiento en términos de prestaciones, velocidad, consumo o área. En concreto, se pretende mejorar la utilización de los registros, reduciendo el tiempo que un registro físico permanece asignado a uno lógico. Existen trabajos previos en esta misma línea, pero ninguno ha llevado esta mejora al límite de reutilizar un registro físico tan pronto como no tenga consumidores pendientes. Esta Tesis busca ese límite mediante una nueva estrategia de renombre basada en la predicción del último uso de un registro físico. Este trabajo analiza la viabilidad de este nuevo tipo de predicción y propone dos diseños de predictores de último uso. De forma original, a uno de los diseños se le aplican técnicas de decaimiento (decay) para reducir su consumo estático de energía y a la vez tratar de mejorar sus prestaciones aprovechando su carácter "pegajoso" (sticky). Para explotar la predicción de último uso, se propone una microarquitectura capaz de soportar políticas de omisión de asignación y de liberación anticipada de registros físicos. Se detallan los cambios microarquitectónicos necesarios para la correcta gestión de dependencias, localización de operandos y recuperación por fallo de predicción. La microarquitectura propuesta también puede soportar otro tipo de políticas de renombre especulativo. Finalmente, como paso previo a la aplicación de estas ideas a procesadores SMT, se propone un procedimiento para obtener la política más eficiente distribuyendo los registros físicos entre los distintos threads en ejecución.