Un enfoque formal de la descripción unificada de sistemas analógicos y digitales

Resumen

Los sistemas con componentes tanto analógicos como digitales han sido objeto de considerable estudio y formalización en los últimos años, Se encuentran en circuitos electrónicos con componentes mixtos, en sistemas de control discreto con entornos continuos, etc. Mientras que los formalismos de descripción homogéneos de las partes continuas y de las partes discretas existen desde hace tiempo, el énfasis en los recientes desarrollos ha sido abordar la descripción unificada de estos sistemas híbridos. Este interés ha llevado a la definición de lenguajes de descripción de hardwareanalógico y digital, nacidos como extensiones a lenguajes de descripción de hardware digital, normalizados de gran implantación. VHDL-AMS es una extensión al lenguaje de descripción hardware VHDL, norma del IEEE, para la descripción de sistemas con componentes analógicos y digitales. Esta tesis propone un enfoque formal a la descripción unificada de sistemas analógicos y digitales, concretamente basado en el lenguaje VHDL-AMS, para el que se define una semántica formal aquí. Disponer de una semántica formal para un lenguaje sienta las bases para razonar sobre el lenguaje y por tanto sobre los modelos descritos. La semántica propuesta para VHDL-AMS extiende una semántica denotacional existentes para VHDL. Considera que el tiempo subyacente es continuo e incorpora los nuevos elementos del lenguaje en este dominio, fundamentalmente el núcleo de solución analógica de las ecuaciones diferenciales que describenel comportamiento continuo. En primer lugar se selecciona un núcleo sintáctico del lenguaje, y posteriormente se definen los dominios y las funciones semánticas. La semántica definida se basa en una separación ortogonal entre acciones con duración y acciones en el espacio de estados. Asimismo, una distinción entre una semántica secuencial "terminación" y una semántica de "suspensión" permite separar aspectos int