Compilación hw/sw sobre sistemas reconfigurables basados en cauces segmentados multicontexto

Abstract

A lo largo de los últimos 10 años, la mejora progresiva de la tecnologías de fabricación, y la propuesta de nuevas soluciones arquitecturales, han incrementado de forma muy importante la capacidad lógica de los dispositivos reconfigurables, lo que los converierte en una alternativa viable para la implementación de diseños de gran tamaño. Por otro lado, la evolución de los procesadores de propósito general apenas puede seguir el mismo ritmo de progresión, principalmente debido a la creciente complejidad de las nuevas arquitecturas. Esta mejora tecnológica ha dado lugar a la aparición del paradigma de la computación reconfigurable, que se basa en la combinación de ambos tipos de elementos, y que conjuga muchas de sus respectivas ventajas. Los sistemas reconfigurables combinan la flexibilidad y bajo coste de un procesador de propósito general con la eficiencia del hardware diseñado a la medida que proporcionan los dispositivos reconfigurables. El uso de lógica reconfigurable permite además especializar el sistema para cada aplicación concreta, sobrepasando fácilmente el rendimiento de los más potentes procesadores de propósito general. Aunque existe un gran número de sistemas reconfigurables, los más prometedores son aquellos que ofrecen reconfiguración en tiempo de ejecución. Este tipo de reconfiguración permite que el hardware readapte su arquitectura interna durante la ejecución de las aplicaciones. Sin embargo, son raras las implementaciones comerciales que existen, y apenas se utilizan. La razón principal se debe sobre todo a que la automatizacion del diseño de este tipo de sistemas es un problema muy complejo que abarca diferentes disciplinas (particionado HW/SW, síntesis de alto nivel, /1dots). Además, la complejidad creciente de las arquitecturas dinámicamente reconfigurables propuestas en la literatura dificulta aún más su integración en flujos de diseño automáticos. La solución a este pr