A method for multiple-level logic synthesis based on the simulated annealing algorithm

  1. Lanchares, J.
  2. Hidalgo, J.I.
  3. Sánchez, J.M.
Revista:
Microelectronics Journal

ISSN: 0026-2692

Año de publicación: 1997

Volumen: 28

Número: 2

Páginas: 143-150

Tipo: Artículo

DOI: 10.1016/S0026-2692(96)00063-8 GOOGLE SCHOLAR
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