Conciliando sencillez y rendimiento en el diseño de nuevos encaminadores para redes de interconexión de sistemas multiprocesador en chip

Resumen

Desde la aparición del primer circuito integrado, el inexorable avance en las técnicas de integración ha posibilitado el rápido crecimiento del número de transistores integrables en un solo chip. La investigación en Arquitectura de Computadores ha sido la encargada de convertir los avances tecnológicos en mejoras de rendimiento. Utilizando como herramientas en esta tarea la segmentación y la explotación eficiente del paralelismo a nivel de instrucción, los investigadores en arquitectura de computadores han sido capaces de extraer el máximo rendimiento de los transistores disponibles. Sin embargo, el agotamiento del modelo de crecimiento mantenido durante las últimas décadas se ha hecho patente hoy en día, debido a condicionantes tales como la disipación de potencia o la complejidad de diseño y verificación. Durante el periodo de desarrollo de esta tesis hemos asistido a un cambio de rumbo radical en la búsqueda de mayores cotas de rendimiento. Reemplazando los avances en la microarquitectura del procesador por un mayor número de procesadores integrados en el mismo chip es posible seguir progresando en el rendimiento ofrecido de manera equivalente a como ocurrió en el pasado. Sin embargo, para realizar un uso eficiente de los múltiples procesadores disponibles por chip ha sido necesario acudir a nuevas formas de paralelismo explicito, dotándoles de mucha mayor flexibilidad a la hora de tolerar los condicionantes energéticos o de complejidad. En los últimos años los sistemas multi-procesador han irrumpido en el mercado de forma arrolladora, convirtiéndose en el estándar de facto de la mayor parte de los sistemas actuales. A pesar de suponer una vía eficiente para salvar algunos de los condicionantes tecnológicos, en los sistemas multi-procesador siguen presentes otros condicionantes que pueden limitar las cotas de rendimiento alcanzables. El ritmo desigual entre el avance en el rendimiento de los procesadores y el tiempo de acceso a la memoria principal hacen cada vez más caros los accesos a esta última. En conjunción con la previsible reducción en ancho de banda off-chip disponible por procesador integrado en el chip, el número de ciclos requeridos para acceder a un dato que se encuentra fuera del chip puede verse drásticamente incrementado. Con el fin de minimizar el número de accesos externos, la fracción de la jerarquía de memoria integrada en el interior del chip ha de incorporar una mayor capacidad de almacenamiento y evolucionar hacia estructuras con una complejidad mucho más elevada. La ingente cantidad de datos y las necesidades de comunicación entre el creciente número de procesadores imponen gran parte de la presión sobre los diferentes niveles de cache dentro del chip, convirtiéndose en uno de los factores clave para lograr el incremento de rendimiento deseado. El control de las transferencias de datos dentro del chip es gobernado por el subsistema de comunicación de la jerarquía de memoria. En sistemas donde gran parte de la eficiencia recae en la administración eficaz de las comunicaciones, la red de interconexión en chip se convierte en un componente crítico en términos de rendimiento. Este hecho pone de relevancia la importancia del trabajo desarrollado en esta tesis, enfocado precisamente en el campo de las redes de interconexión en chip para sistemas multi-procesador de propósito general. Concretamente, la propuesta de micro-arquitecturas de encaminador con una organización novedosa basada en la circulaciónde paquetes ha sido el hilo conductor de nuestro trabajo. A lo largo de este documento hemos intentado exponer, de forma clara, las ventajas de nuestras propuestas. Siempre guiados por el marco tecnológico y por la corrección de los mecanismos propuestos, hemos intentado dar una solución eficiente a gran parte de los requerimientos presentes en este tipo de sistemas, exponiendo las ventajas de nuestras soluciones al compararlo con diferentes propuestas actuales.