Metodología para la automatización de la protección selectiva con optimización de coste en circuitos digitales bajo los efectos de la radiación

Resumen

El entorno Espacial presenta una serie de efectos debidos a la radiación que causan errores en los dispositivos microelectrónicos. Con el avance de la tecnología electrónica, estos efectos se hacen más presentes, ya que la disminución del tamaño de los dispositivos les hace más vulnerables. Hasta la fecha, los mayores esfuerzos para mitigar este problema se orientan hacia el uso de procesos específicos de fabricación, lo que es cada vez más caro según avanza la tecnología, y la redundancia en el diseño, por ejemplo Triple Modular Redundancy (TMR). Esta última práctica, es considerada como estándar de facto por su amplia utilización en la industria, pero presenta como principal inconveniente el alto coste que puede implicar en términos de área y consumo, en función de la complejidad de los diseños. Como consecuencia, esta tesis centra sus esfuerzos en evolucionar una técnica alternativa, conocida como TMR selectivo a través de una propuesta formal para la automatización de la misma con optimización de costes en circuitos digitales bajo los efectos de la radiación, y en concreto para single event upsets (SEUs). Dicha metodología se integra mediante un motor de optimización capaz de explorar distintas posibilidades de protección de manera sistemática, al tiempo que estas soluciones son verificadas mediante otro proceso de simulación de errores capaz de medir la tolerancia a fallos que presenta el sistema durante su funcionamiento. A través de este procedimiento se consigue garantizar la fiabilidad demandada por la aplicación (útil en el caso de aplicaciones que no requieren un 100% de fiabilidad), mientras que el nivel de protección es el mínimo posible (mínimo coste en área y consumo). Además, teniendo en cuenta la relación directa existente entre el tamaño del espacio de soluciones del problema y el tiempo de cómputo de la metodología propuesta (mayor tamaño de la aplicación implica un mayor tiempo de cómputo), se propone una heurística capaz de acelerar el proceso de optimización mediante el precálculo de un punto de partida específico, que se espera sea más próximo a la solución final que uno seleccionado de forma arbitraria. Así, basándose en ciertas características estructurales de los circuitos, como puedan ser entre otros el enmascaramiento lógico de las etapas o la existencia de bucles, se logra estimar un punto de inicio que consigue la reducción del tiempo de cómputo.