Incremento del rendimiento del sistema de memoria en procesadores vectoriales

Resumen

En el trabajo de tesis dirigido por Josep M. Llabería y desarrollado por Anna M. del Corral se proponen métodos para incrementar el ancho de banda efectivo que se obtiene del sistema de memoria en procesadores y multiprocesadores vectoriales. El tipo de arquitectura vectorial en la que se enmarca el trabajo es la basada en registros vectoriales, y es la versión vectorial de las arquitecturas denominadas load/store. De todas maneras, las propuestas que se presentan pueden ser aplicadas en arquitecturas vectoriales de tipo memoria-memoria. En la arquitectura considerada, las instrucciones vectoriales load/store son las que realizan la transferencia de los elementos de estructuras de datos de tipo vector o matriz, entre el sistema de memoria y los registros vectoriales del procesador que alimentan las unidades funcionales vectoriales del procesador. Para permitir la transferencia simultánea de varios vectores, el sistema de memoria posee varios puertos de lectura y de escritura y su estructura es multimódulo. La memoria suele tener un número potencia de dos módulos de memoria, y el mapeo de direcciones normalmente es entrelazado. El acceso concurrente de varios vectores puede provocar conflictos en los módulos de memoria, y en la red de interconexión entre puertos del procesador y los módulos de memoria. Estos conflictos provocan que el ancho de banda efectivo de la memoria se reduzca. La memoria no atiende en cada ciclo una referencia para cada uno de los vectores que el procesador ha solicitado, y se retrasa, por tanto, el trabajo de las unidades funcionales. El marco de nuestro trabajo se centra en reducir el número de ciclos perdidos debidos a conflictos, tanto en sistemas Simples como en Complejos que tienen un número potencia de dos módulos de memoria, y cuya latencia es un número potencia de dos ciclos de procesador. El orden clásico de acceso a los elementos de un vector es aquel que solicita los e