Integración del análisis y mejora de la testabilidad en una herramienta de SAN
Argitaletxea: Universidad de Las Palmas de Gran Canaria
Argitalpen urtea: 1994
Orrialdeak: 325-330
Biltzarra: Congreso de Diseño de Circuitos Integrados (9. 1994. Maspalomas)
Mota: Biltzar ekarpena
Laburpena
En el presente trabajo, se expone un nuevo método de síntesis de circuitos testables que, debido a la exploración de un espacio de diseño que incluye área, tiempo y testabilidad simultáneamente, obtiene resultados testables con incrementos de área pequeños sobre los diseños no testables. Esto se logra no sólo mediante la adición de hardware BIST sino por la elevada testabilidad intrínseca de las estructuras generadas. Para justificar estas dos afirmaciones se comparan, de forma muy satisfactoria, los resultados obtenidos con nuestro sistema tanto con sistemas de síntesis no testables como con aquellos que incluyen la testabilidad en los diseños.