A hybrid design-time/run-time scheduling flow to minimise the reconfiguration overhead of FPGAs

  1. Resano, J.
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Revista:
Microprocessors and Microsystems

ISSN: 0141-9331

Año de publicación: 2004

Volumen: 28

Número: 5-6 SPEC. ISS.

Páginas: 291-301

Tipo: Artículo

DOI: 10.1016/J.MICPRO.2004.03.015 GOOGLE SCHOLAR
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